🔌 Modül 5 · Çip Donanımı · Bölüm 5.13 · 9 dk okuma

Sinyal Zinciri ve Paketleme

Memristörden chip pin'ine — uçtan uca veri yolu.

Önkoşul

Bu bölümde öğreneceklerin

  • Tam sinyal zincirini (memristör → TIA → ADC → compute → DMA → PCIe) tanımla
  • PCIe arayüzünün bant genişliği ve gecikme özelliklerini açıkla
  • Çip paketleme teknolojilerini (BGA, FC-BGA, CoWoS) karşılaştır
  • Y1 paketleme seçimini ve elektriksel/termal sonuçlarını söyle
  • Sinyal bütünlüğü, ESD koruma ve I/O kontrolünü kısaca anla

Açılış: Memristörden Pin'e Yol

Bir SIDRA inference: voltaj uygulanır → akım çıkar → sayıya dönüşür → CPU’ya gider. Bu yol sinyal zinciri.

Aynı zamanda çip pinlerinden dış dünyaya bağlanır: PCIe, güç, sıcaklık sensörü, JTAG. Paketleme bu fiziksel ara yüzdür.

Bu bölüm uçtan uca yolu özetler.

Sezgi: Veri Akışı 

Memristör hücresi (analog G)
    ↓ (Ohm: I = G·V)
WL/BL kavşağı (akım)
    ↓ (KCL: sütun toplamı)
TIA (akım → voltaj)
    ↓
ADC veya TDC (analog → dijital)
    ↓
Compute Engine (aktivasyon, bias, norm)
    ↓
L1 → L2 → L3 SRAM (DMA)
    ↓
PCIe controller (16 GB/s)
    ↓
PCIe pinleri (BGA paketleme)
    ↓
PCIe slot (host CPU)

Her katman önceki sürümlerde detaylanmıştı. Bu bölüm paketleme tarafına bakar.

Formalizm: PCIe ve Paketleme

L1 · Başlangıç

PCIe 5.0 spec (Y1):

  • 4 lane.
  • 32 GT/s per lane (Giga Transfer/s).
  • Net bandwith: 16 GB/s bidirectional.
  • Latency: 100-500 ns (round-trip CPU ↔ chip).

Y1 PCIe paketi:

PCIe TLP (Transaction Layer Packet):

  • Header (3-4 DW = 12-16 byte).
  • Data payload (256-4096 byte tipik).
  • Overhead: ~5%.

Tipik inference: input 1 KB → 1 PCIe transaksiyon. 100 ns’de tamamlanır.

Paketleme türleri:

TürPin sayısıHızTermalMaliyet
QFP (legacy)100-200düşükdüşükucuz
BGA500-2000ortaortaorta
FC-BGA500-3000yüksekiyipahalı
CoWoS (TSMC)5000+çok yüksekçok iyiçok pahalı

Y1 seçimi: FC-BGA (Flip-Chip Ball Grid Array).

  • ~1500 pin (PCIe + power + I/O).
  • 30 mm × 30 mm paket.
  • Termal: heat spreader üst yüzeyde.
L2 · Tam

FC-BGA detayları:

Flip-chip: die “yüzü aşağı” paketlenir. Bumps (lehim toplar) substrat’a bağlanır. Substrat üzerinde ball grid array → PCB’ye lehimlenir.

Avantaj:

  • Kısa elektriksel yol (yüksek hız).
  • Direkt güç dağıtımı (bump üzerinden).
  • Termal: heat spreader die’a doğrudan bağlanır.

Y1 paket içi:

  • Die: 10 mm × 10 mm.
  • Substrat: 30 mm × 30 mm.
  • Heat spreader: 25 mm × 25 mm.
  • Ball pitch: 0.5 mm → ~50 × 50 = 2500 grid.

Sinyal bütünlüğü (Signal Integrity, SI):

Yüksek hız PCIe (32 GT/s) için:

  • Karakteristik empedans: 100 Ω differential.
  • Eye diagram: BER < 10⁻¹².
  • Equalization: pre-emphasis + decision feedback.

Y1 PCIe arayüzü on-chip equalization içerir.

ESD (Electrostatic Discharge) protection:

Pin başı ESD diodes (HBM 2 kV class). Statik yük → toprak’a yönlendirilir, çip korunur.

Power delivery (PDN):

Y1 3 W @ 1 V = 3 A. Bumps üzerinden dağıtılır (~100 power bump). Decoupling cap on-package + on-die.

L3 · Derin

Heterojen paketleme (Y10+ hedef):

CoWoS (Chip-on-Wafer-on-Substrate) — TSMC patent. Çoklu die bir interposer üzerinde:

  • SIDRA (logic + crossbar).
  • HBM (high-bandwidth memory).
  • I/O die.

Y10 hedef: SIDRA + 1 GB HBM3 stack. Bandwidth 1 TB/s.

3D istif (Y100):

İki SIDRA die üst üste. TSV (Through-Silicon Via) ile bağlı.

Yoğunluk 2×, bandwith 2×, ama soğutma daha zor.

PCB tasarım:

Y1 PCB:

  • 8-12 katman.
  • PCIe slot (CPU bağlantı).
  • Güç regülatörleri (12 V → 1 V switching).
  • Saat osilatör.
  • USB JTAG (debug).

PCB tipik 100 mm × 60 mm. Datacenter add-in card form factor.

Yield ve test:

Wafer testi:

  1. Die sortlama (probe card).
  2. Yield ~%75.
  3. Iyi die’lar paketlenir.
  4. Paket testi: %95 başarı.

Net pakete-edilen ürün: 0.75 × 0.95 = %71 final yield.

Üretim hattı (Modül 7’de detay):

  • Wafer: TSMC (28 nm CMOS).
  • BEOL memristör: SIDRA atölyesi (UNAM).
  • Paketleme: ASE veya Amkor (Tayvan).
  • Test: SIDRA atölyesi.

Yıllık üretim hedefi:

Y1 yılda ~10K-100K çip (atölye kapasitesi). Y10 milyonlar (mini-fab kurulumla). Y100 onlarca milyon (tam fab).

Deney: Tam Sinyal Zinciri Süre Analizi

GPT-2 1 token inference end-to-end:

AşamaSüre
1. CPU input prep100 ns
2. PCIe transfer (in)50 ns
3. Y1 L3 → L2 → L1 DMA50 ns
4. 12 layer MVM + compute5 µs
5. Y1 L1 → L2 → L3 DMA50 ns
6. PCIe transfer (out)50 ns
7. CPU post-process100 ns
Toplam~5.4 µs

Inference: 5 µs. Wrap (PCIe + DMA + CPU): 0.4 µs. PCIe overhead %7.

İçinde: Y1 net 4.9 µs, dış 0.4 µs. PCIe efficient.

Throughput:

Tek thread sıralı: 5.4 µs/token = 185K token/s.

Pipelined (16 paralel cluster): 16× = 3M token/s.

H100 batch 32: ~10M token/s. SIDRA Y1 batch 16: 3M token/s. 3× yavaş ama 200× az enerji.

Kısa Sınav

1/6Y1 PCIe specs nedir?

Laboratuvar Görevi

Y1 paketleme seçenekleri analizi.

Seçenekler:

  1. QFP (300 pin, ucuz, düşük hız).
  2. BGA (1500 pin, orta).
  3. FC-BGA (1500 pin, yüksek hız, iyi termal). Y1 seçimi.
  4. CoWoS (5000 pin, çok pahalı). Y10 hedefi.

Sorular:

(a) PCIe 5.0 × 16 lane (toplam 64 GB/s) için kaç pin? (b) Y1 termal disipasyon (3 W) için ne tür heat spreader? (c) Y10 (30 W) için paket değişimi? (d) Y100 (100 W) için CoWoS + sıvı soğutma toplam maliyet? (e) Türkiye’de paketleme hattı kurulabilir mi?

Çözümler

(a) PCIe 5.0 × 16 lane = 64 differential pair × 2 (TX/RX) × 2 (diff) = 256 pin sadece PCIe için. + güç + I/O + diğer = ~1200 pin toplam. FC-BGA gerekli.

(b) 3 W → küçük heat spreader (10 mm² Cu plate yeterli). Pasif soğutma yeter (R_th ~15°C/W).

(c) Y10 30 W → büyük heat spreader + heat sink. Paket aynı (FC-BGA), ama heat sink ekstra.

(d) Y100 CoWoS: ~500/paket(TSMC).Sıvısog˘utma+radiator 500/paket (TSMC). Sıvı soğutma + radiator ~100/sistem. Toplam çip+soğutma: ~1000/Y100.Yıllık1Mu¨ru¨n→1000/Y100. Yıllık 1M ürün → 1B kapital.

(e) Türkiye’de paketleme: ASELSAN, BİLGEM düşük-pin BGA paketlemesi yapar. FC-BGA ileri seviye, henüz Türkiye’de yok ama 5-10 yıl içinde mümkün. Yatırım ~$50M-100M (orta-büyük fab tek line).

Özet Kart

  • Sinyal zinciri: memristör → TIA → ADC → compute → DMA → PCIe.
  • Y1 PCIe: 5.0 × 4 lane = 16 GB/s.
  • Paketleme: FC-BGA, ~1500 pin, 30×30 mm.
  • Termal: flip-chip heat spreader, R_th 15°C/W.
  • ESD koruma: her pin diodes.
  • Y10 hedef: CoWoS + HBM3 (1 TB/s).
  • Y100: 3D istif + sıvı.
  • Inference end-to-end: Y1 ~5.4 µs/token (~7% overhead).

Vizyon: Heterojen Entegrasyon Çağı

  • Y1: Tek-die FC-BGA.
  • Y3: SIDRA + sensör chiplet (kamera AI).
  • Y10: SIDRA + HBM3 CoWoS.
  • Y100: SIDRA + photonic + HBM 3D istif.
  • Y1000: Wafer-scale (Cerebras tarzı) + bio-uyumlu.

Türkiye için: Heterojen paketleme mini-fab altyapısı gerektirir. ASELSAN ile işbirliği + ulusal yatırım Y10 dönemi için gerçekçi.

Daha İleri